三、門級電路低功耗設(shè)計優(yōu)化
?。?）門級電路的功耗優(yōu)化綜述
門級電路的功耗優(yōu)化(Gate Level Power Optimization，簡稱GLPO)是從已經(jīng)映射的門級網(wǎng)表開始，對設(shè)計進行功耗的優(yōu)化以滿足功耗的約束，同時設(shè)計保持其性能，即滿足設(shè)計規(guī)則和時序的要求。功耗優(yōu)化前的設(shè)計是已經(jīng)映射到工藝庫的電路，如下圖所示：
門級電路的功耗優(yōu)化包括了設(shè)計總功耗，動態(tài)功耗以及漏電功耗的優(yōu)化。對設(shè)計做優(yōu)化時，優(yōu)化的優(yōu)先次序如下：
由此我們可以找到， 優(yōu)化時，所產(chǎn)生的電路首先要滿足設(shè)計規(guī)則的要求，然后滿足延遲(時序)約束的要求，在滿足時序性能要求的基礎(chǔ)上，進行總功耗的優(yōu)化，再進行動態(tài)功耗的優(yōu)化和漏電功耗的優(yōu)化，最后對面積進行優(yōu)化。
優(yōu)化時先滿足更高級優(yōu)先權(quán)的約束。進行低級優(yōu)先權(quán)約束的優(yōu)化不能以犧牲更高優(yōu)先權(quán)的約束為代價。功耗的優(yōu)化不能降低設(shè)計的時序。為了有效地進行功耗優(yōu)化，需要設(shè)計中有正的時間冗余(timing slacks)。功耗的減少以時序路徑的正時間冗余作為交換，即功耗優(yōu)化時會減少時序路徑上的正的時間冗余。因此，設(shè)計中正的時間冗余越多，就越有潛力降低功耗。
通過上面的描述，對門級功耗優(yōu)化有了一下了解之后，這里先介紹一下靜態(tài)功耗優(yōu)化的方法——多閾值電壓設(shè)計，然后介紹基于EDA工具的動態(tài)功耗的優(yōu)化，接著介紹總體功耗的優(yōu)化；在最后介紹一種常用的門級低功耗的方法——電源門控。電源門控我放在明天發(fā)表，今天的內(nèi)容主要就是圍繞靜態(tài)、動態(tài)、總功耗來寫。
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